高性能带隙基准源的分析与设计

摘 要：全面分析了CMOS带隙基准的主要非理想因素，给出了相应的补偿方法，并以此为基础设计了一种高精度的带隙基准源电路。该电路在SMIC 0.35 μm CMOS工艺条件下的后仿真结果表明，基准输出电压的温度系数为3.4 ppm/℃(-40~+125 ℃)，电源抑制比为85 dB。此带隙基准源已应用于14位D/A转换器芯片中，并参加了MPW流片，该D/A转换芯片已经通过测试。

关键词：CMOS;带隙基准;温度补偿;失调电压

中图分类号：TN710文献标识码：B

文章编号：1004-373X(2008)07-089-03

Analysis and Design of High Performance Bandgap Refernce

LIU Hong,YIN Yongsheng,DENG Honghui

(Institute of VLSI Design,Hefei University of Technology,Hefei,230009,China)

Abstract：All the major non-ideal factors in CMOS bandgap reference and the ideal compensation techniques are proposed.According to the analysis,a precise bandgap reference based on SMIC 0.35 μm CMOS technology had been designed and post-layout simulation shows that the temperature coefficient of the reference is 3.4 ppm/℃ over -40~125 ℃ and the supply rejection ratio is 85 dB for 3.3 V supply.The proposed bandgap circuit had been applied to a 14 bit D/A converter and the D/A converter had past the test.

Keywords：CMOS;bandgap reference;temperature compensation;offset voltage

1 引 言

在D/A、A/D数据转换系统中，基准源的性能与转换器的量化精度紧密相关。随着D/A、A/D 转换器精度的不断提高，精确、稳定的基准源的设计，成为数据转换系统中的一项关键技术。

针对高精度CMOS带隙基准已经有了一些相关的研究工作^[1-3]，但这些研究成果仍有不足。文献[]的高阶温度补偿过于复杂，不利于电路实现；文献[2,3]虽然详细介绍了高阶温度补偿技术，但是没有对带隙基准的主要非理想因素进行分析与补偿；文献[4]虽然对CMOS带隙基准电路的非理想因素进行了分析，但其没有考虑带隙基准电路的高阶温度补偿，另外文献[4]中对失调电压的补偿也不够充分。

本文在详细分析了CMOS带隙基准的各主要非理想因素及其补偿方法的基础上采用SMIC 0.35 μm CMOS工艺设计了一种温度系数为3.4 ppm/℃(-40~+125 ℃)的带隙基准电路，并将其成功地应用到了D/A转换器芯片中。

2 CMOS带隙基准非理想因素分析

基本带隙基准电路如图1所示。在理想条件下，即：VEB=VT•ln(IE/IS);PNP管的β无穷大且基区等效串联电阻为零；运放的增益无穷大；运放失调电压为零；I1 = I2 = KI3。那么此带隙基准的输出电压为：



VREF=VEB+R2R1•K•ΔVEB[JY](1)



由于VEB具有负的温度系数，而ΔVEB具有正的温度系数，只要仔细设计系数(R2/R1)K，就可使VREF在T0处的温度系数为零。

图1 基本带隙基准电路

但在实际的带隙基准中，存在着一些非理想因素，使得带隙基准的输出电压偏离式(1)，下面就带隙基准中各主要非理想因素进行理论分析。

2.1 偏置电流随温度变化

如图1所示，在理想情况下I2=VT•(lnn/R1)，I2是与绝对温度成正比的。实际上由于在CMOS工艺中，电阻具有一定的温度系数，这样I2就不再与绝对温度成正比，于是VEB也就偏离了其理想表达式，而具有如下的修正式^[1]:



VEB=VT•lnVT•ln nR1(T0)•IS2+VT•lnR1(T0)R1(T)[JY](2)



将式(2)第二项进行泰勒展开，则有：



VEB[WB]=VEB0-VT•1R1•[JB(]dR1dT[JB)|]T0(T-T0)-

[DW] VT•12R1•[JB(]dR21dT2[JB)|]T0(T-T0)2-…[JY](3)



VEB0是T0时刻VEB的值。由式(3)可以看出VEB随温度的变化出现了温度的高阶项，因此只对VEB进行一阶温度补偿就会出现误差，若要求电路具有较高的精度就有必要对VEB进行高阶温度补偿。

2.2 运放的非理想性

运算放大器的增益容易做到103~105，那么由于运放有限增益所带来的误差就可以忽略不计^[5]。在带隙基准电路中，运放引入的主要误差是由失调电压引起的。在图1中，如果VOS≠0，那么基准输出电压将修正为:



VREF=VEB+R2R1•K•ΔVEB+R2R1•K•VOS[JY](4)



假设VREF的设计目标是1.2 V。当VOS = 0时，调整R1→RP1；R2→RP2使VREF在T0时达到设计目标且温度系数为零，此时的基准输出电压可表述为：



VREF=VEB+RP2RP1•K•ΔVEB[JY](5)



当VOS≠0时：



VREF[WB]=VEB+RP2RP1-(RP2/RP1)•VOSΔVEBK•VEB

[DW] +RP2RP1•K•VOS[JY](6)



那么由于失调电压所引起的温度系数误差为：



ΔTCVREF=(RP2/RP1)•K•VOSVREF•T0[JY](7)



在实际中，这通常会引起很大的误差。

2.3 有限β与等效基区串联电阻

由埃伯斯-莫尔方程^[6]可得，当VCB等于零时:



VEB=VT•lnIEIS+VT•ln11+β[JY](8)



式(8)说明有限的β也会使VEB偏离理想情况。由于CMOS工艺兼容的垂直PNP管的β比双极型工艺的更低，这就会使该PNP管的基区流过较大的电流， 从而使基区等效串联电阻对VEB的影响变得更加严重。如图2所示，若基区等效串联电阻为rb，基区流过的电流为IB，那么由于rb所引起的VEB的电压误差为：



VERR=Vrb=IE•rb/β[JY](9)



这样VEB就修正为：



VEB=VT•lnIEIS+VT•ln11+β+IEβ•rb[JY](10)



2.4 工艺失配

由于工艺失配所导致的器件几何尺寸、MOSFET的阈值电压以及方块电阻值的失配影响也不可忽视。消除工艺失配常用的办法就是对版图布局进行优化，这将在后面的部分予以说明。



图2 基区等效串联电路

图3 带隙基准二阶温度补偿电阻

3 CMOS带隙基准非理想因素的补偿

3.1 二阶温度补偿

由前面的分析可知，垂直PNP管的发射极-基极电压具有负的温度系数，且具有一阶、二阶以及高阶温度项。本文中主要考虑一阶和二阶温度的补偿。

在图1中，将ΔVEB与VEB按适当的比例相加，便可实现带隙基准的一阶温度补偿；二阶温度补偿目前有多种方法，本文利用两种不同材料的电阻来实现带隙基准的二阶温度补偿^[4]。

如图3所示，R3是N+注入电阻，R2是P+注入电阻，在SMIC 0.35 μm CMOS 工艺中，他们的一阶温度系数分别为TCndif= 1.6E-03，TCpdif=1.44E-03 。考虑电阻的一阶温度系数后，电阻阻值为:



R=R(T0)•[+TC(T-T0)][JY](11)



其中TC表示电阻的一阶温度系数。当IPTAT=VT•ln n/R1，并流过R3，R2以及PNP管时，其基准输出电压为：

这样就实现了基准输出电压的二阶温度补偿。

3.2 运放失调电压补偿

运放的失调电压主要源自电路的非对称性，为减小运放电路的非对称性，在设计时，可综合考虑芯片面积和寄生参数的影响，选择相对较大的器件尺寸可以有效降低运放的失调电压。另外，如图1所示由于：



VREF=VEB+(R2/R1)•(ΔVEB+VOS)[JY](19)



因此失调电压所引起的相对误差为：



Error=(R2/R1)•VOSVREF[JY](20)



由式(20)可知，可以通过减小(R2/R1)的值来减小失调电压的影响，但同时为了保证基准输出电压的大小不变，需要相对增加ΔVEB的值。

如图4所示，采用级联PNP管后就可以使ΔVEB增加一倍，这样便可实现失调电压的补偿。本文综合利用上述两种方法，有效降低了运放失调电压对基准输出的影响。

图4 级联PNP管

3.3 其他非理想因素补偿

PNP管的β值是由工艺所决定的，一般会选择β值较高的工艺模型。

基区等效串联电阻主要由基区体电阻，接触孔电阻和连线电阻组成，他与版图结构、接触孔的位置和数量有着密切的关系，所以要有效降低基区等效串联电阻可采取多打接触孔，使用宽金属连线等设计技巧。再考虑到要减小工艺失配的影响，需要对版图进行精心设计。与图4相对应，图5给出了本设计中PNP管与电阻的版图布局^[7]，他们都采用了中心对称的设计方法，这样能很好地实现器件的匹配。

4 带隙基准电路的实现

为验证上述对带隙基准中各非理想因素的补偿方法，本文采用SMIC 0.35 μm 3.3 V CMOS工艺设计了带隙基准电路，如图6所示。图6(a)中左半部分是启动电路，右半部分是带隙基准的核心电路，图6(b)是带隙基准核心电路中运放的电路结构。在图6(a)中，R4,R5,R6补偿了镜像电流源的沟道调制效应，使镜像电流源按比例提供精确的偏置电流。图6(b)中Vb1~Vb4 是运放的偏置电压，由偏置电路提供。图7是该带隙基准的版图实现。

图5 PNP管与电阻的版图布局

图6 带隙基准电路

图7 带隙基准的版图实现

对带隙基准电路的版图进行寄生参数提取，然后将寄生参数反标回电路节点中并做了电路的后仿真，仿真结果如图8所示。图8(a)是经过二阶温度补偿后的输出电压与温度的关系曲线，其温度扫描范围是-40~+125 ℃，在这个温度范围内的电压变化为0.58 mV，由此可计算出的带隙基准的温度系数为3.4 ppm/℃；图8(b)是带隙基准中运放的电源抑制比，在低频时运放的电源抑制比达到了85 dB。芯片后仿真结果表明上述理论分析及补偿方法的正确性。

图8 仿真结果

5 结 语

文中全面分析了带隙基准源的主要非理想因素，提出了补偿非理想因素的方法并将其应用到了具体的电路设计中去。采用SMIC 0.35 μm 3.3 V CMOS 工艺，从电路到版图设计了一种高性能带隙基准电路，芯片的后仿真结果表明了上述补偿方法的有效性。采用该带隙基准的一种14位D/A转换器已经参加MPW流片，并初步测试通过。希望文中对带隙基准非理想因素的分析、相应的补偿方法以及具体电路的设计能够为高性能带隙基准电路，尤其是应用于A/D、D/A转换器中的带隙基准电路设计提供有益的参考。

参 考 文 献

［1］Song B S,Gray P R.A Precision Curvature-Compensated CMOS Bandgap Reference[J].IEEE Journal of Solid-State Circuits,1983(1):634-643.

［2］Leung K N,Mok P K T,Leung C Y.A 2 V 23 μA 5.3 ppm/℃ Curvature-Compensated CMOS Bandgap Reference[J].IEEE Journal of Solid-State Circuits,2003,38:561-564.

［3］Audy J M.3rd Order Curvature Corrected Bandgap Cell[J].Circuits and Systems,1996(1):397-400.

［4］Chen Haoqiong,Gao Qingyun,Qin Shicai.Error Sources of CMOS Bandgap Reference and Their Improvement[J].Reseach and Progress of SSE,2005,25:531-535.

［5］Behzad Razavi.Design of Analog CMOS Integrated Circuits[M].New York:McGraw Hill,2001.

［6］Gray P,Meyer R.Analysis and Design of Analog Integrated Circuits[M].3rd Edition.NewYork:Wiley,1993.

［7］Hastings A.The Art of Analog Layout[M].USA:Prentic Hall,2001.

注：本文中所涉及到的图表、注解、公式等内容请以PDF格式阅读原文。

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