电力线载波扩频通信调制模块的设计

摘 要:自动抄表技术的应用已成规模,并且趋向于以电力线载波(PLC)方式为主。利用电力线进行信号传输无需另外架设通信线路,可以大大节省通信网建设的费用,具有现实的经济效益。但是在电力线上传输信号,衰减大、干扰强、阻抗变化复杂。因此,设计出一个功能强大的电力线载波扩频调制解调芯片,成为通信领域的一大挑战课题。本系统基于Verilog HDL设计,实现直接序列扩频发射机,并对系统中的每个模块和整个系统进行了仿真测试。

关键词:PLC;直接序列扩频;调制;FPGA

中图分类号:TN911 文献标识码:B

文章编号:1004-373X(2010)03-114-02

Design of Power Line Carrier of Spread Spectrum Communication Modulator

ZHANG Rongjuan,LIU Damao

(College of Physics & Information Engineering,Fuzhou University,Fuzhou,350002,China)

Abstract:Power Line Carrier(PLC) is the tendency in the automatic meter reading system.By means of PLC,extra communication channels are no need in signal transmission,cutting the cost of building communications network,with real economic benefits.However there are many difficulties in communication through power line,such as sharp signal attenuation,high noise,time-varying impedance.Designing a powerful PLC modem becomes a challenge in the communication field.An implementation of direct-sequence spread spectrum system transmitter is presented,which is designed with Verilog HDL language.

Keywords:PLC;direct sequence spread spectrum system;modulation;FPGA

直接序列扩频通信系统中,接收端与发送端必须实现载波同步、PN码同步,才可以正常工作。同步系统是扩频通信的关键技术。通常扩频通信系统的解调电路很复杂,本系统为了使解调电路简单化,采取基带信号速率与扩频码元周期同步同速的特殊措施,省去了解调电路中复杂的载波恢复电路。

1 本扩频系统的调频解调原理

调制端的输出信号如下式:

u(t)=g(t-nTc)SPN(t-nTb)cos(ωt+φ0)

式中:g(t-nTc)为基带信息;SPN(t-nTb)为PN码;cos(ωt+φ0)为载波;ω为载频;φ0为初相。

在实际电路中,基带信号g(t)和扩频码SPN(t)都是0或1的信号。因此,u(t)的输出可以通过g(t)和SPN(t)的模2加的结果对载波进行BPSK调制实现的。

解调端的输出信号如下:

u(t)=

S′PN(t-mTb)g(t-nTc)•

SPN(t-nTb)cos(ωt+φ′0)

由于解调端产生的PN码S′PN(t-mTb)与接收信号中SPN(t-nTb)同步,所以,上式简化为:

u(t)=g(t-nTc)cos(ωt+φ′0)

本系统的载波,PN码和基带信号的速率来自于同一个时钟源,而且载波频率和PN码频率都是基带信号速率的整数倍,所以系统在解调端获得PN码同步的同时,也获得了载波的同步。

2 系统总体设计及参数选择

本系统设计其顶层采用图形设计方式,各模块基于Verilog HDL设计。图1为系统模块图。

图1 系统模块图

基带数据的码速率为0.806 Kb/s,PN码速率为25 Kb/s,基带信号与PN码相异或输出信号去调制载波产生BPSK信号,载波的中心频率为100 kHz。本系统调制电路各部分的时钟源参数依据系统框图选择,晶振频率是50 MHz,以上各部分的时钟经分频后得到。

3 模块设计及实现

3.1 分频模块

本系统发射的基带数据速率是0.806 Kb/s,PN码的频率是25 kHz,正弦波的频率是100 kHz,所以整个系统所需的时钟为50 MHz,PN码所需的时钟是25 kHz,基带信号所需的时钟是0.806 Kb/s。为了更好地实现同步,后面两者分别经过16×125分频,31×16×125分频得到,分频器通过编程实现。时序仿真如图2所示。

图2 分频器时序图

3.2 PN码发生器模块

采用最大长度线性反馈移位寄存器(m序列)生成扩频码字,其本原多项式如下:

f(x)=x5+x2+1

PN发生器的时序仿真如图3。产生的25-1位PN码为:

[1 1 1 1 1 0 0 1 1 0 1 0 0 1 0 0 0 0 1 0 1 0 1 1 1 0 1 1 0 0 0 ]

3.3 直接序列扩频模块

直接序列扩频的实现比较简单,用PN码与信息序列模二相加(波形相乘),对基带信息进行扩频调制。本设计采用31位的PN码,需要满足如下关系Tc=31Tb(Tc为基带信号周期;Tb为PN码周期)。扩频调制的时序仿真如图4所示。

图3 PN码的时序仿真图

图4 扩频调制时序仿真图

3.4 BPSK调制模块

本系统数字正弦发生器采用了直接数字频率合成(DDS)技术。DDS由相位累加器、相位加法器、波形存储器(ROM)组成。其中,ROM中存放经过采样、量化处理后的周期连续信号一个周期波形的幅度值[1]。在具体实现中ROM表采用了10位,即1 024个采样点。利用DDS产生100 kHz的载波,对扩频信号进行调制。

因此,在本设计中,BPSK的调制通过对扩频模块产生的序列对两路相移为180°的正弦波进行选通来调制,在前面利用DDS产生了两个正弦波的ROM表,通过扩频序列对两张表的数据进行选通,则所输出波形能够实现BPSK调制。

在本设计中,扩频信号与BPSK调制信号的对应关系为:“1”对应180°;“0”对应0°。所以,当数据为1时,选择正弦波的初始相位为180°;当数据是0时,选择正弦波的初始相位是0°,这是通过Verilog编程实现的。

4 系统联合仿真

对各个子模块设计仿真完之后,把各个模块进行级联仿真调试。顶层模块采用原理图输入法,该方法具有直观清晰的特点。系统级联图如图5所示。

图5 系统级联图

系统级联的时序仿真如图6所示。

图6 系统级联的时序仿真图

5 结 语

在FPGA芯片上实现了直接序列扩频发射系统,由于所有模块都集成在一个芯片中,提高了系统的稳定性和可靠性。且由于FPGA是一个完全的硬件构架,其中的电路全部由与非门实现,比用传统的扩频系统处理速度更快,并且系统可以通过编程来修改升级,具有很大的灵活性。最后,因载波频率和PN码频率都是基带信号速率的整数倍,所以,系统在解调端获得PN码同步的同时,载波也获得了同步,这样就大大降低了后端解调器的复杂度,具有实用价值。

参考文献

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