ＬＳ波段预捕获锁相环路的仿真与实现

摘 要：介绍了一种宽带的雷达快速扫频频率合成器方案的设计和实现,该方案采用超低相噪模拟锁相环芯片,通过预捕获的方法,并精心调试环路滤波器,实现了快速小步进的跳频要求。给出了设计过程及测试结果,实验证明该方案是成功的,主要技术指标为：输出频率1~3 GHz,相位噪声-90 dBc/Hz@1 kHz,杂散-55 dBc,步进间隔可变,跳频时间≤20 μs。

关键词：雷达快速扫频源；步进可变；环路滤波器；锁相环

中图分类号：TN74 文献标识码：B 文章编号：1004373X(2008)1705802

Simulation and Realization of LS-band Pre-capture PLL

ZHANG Wenkun,WEI Chunlin,ZHANG Yuxing

(School of Electronics and Engineering,Univeristy of Electronic Science & Technology of China,Chengdu,610054,China)

Abstract：This paper introduces a design and realization of wideband radar frequency sweeping combiner scheme,it uses ultra-low phase noise PLL circuit and pre-capture,loop filter of PLL is debugged,the frequency hopping is realized.The design and result are given,it proves that the scheme is successful.The index is:output frequency is 1~3 GHz,phase noise is -90 dBc/Hz @/kHz,clutter is -55 dBc,frequeny hopping time≤20 μs.

Keywords：radar frequency sweeping source;alterable step；loop filter；PLL

频率合成器是电子系统的心脏,是决定电子系统性能的关键设备,随着现代军事、国防及无线通信事业的发展,移动通信、雷达、制导武器、电子测量仪器和电子对抗等电子系统对频率合成器提出了越来越高的要求。世界各国都非常重视频率合成器的研究与应用,低相位噪声、高纯频谱、高速捷变和高输出频段的频率合成器已经成为频率合成发展的主要趋势。

1 系统主要指标及方案

需设计系统用于某雷达的发射端,根据雷达系统的要求,扫频源的跳频时间需在20 μs以下。

该系统的主要难点是：对跳频时间的要求比较高,一般的锁相环路在没有快锁功能的前提下,锁定时间在100 μs左右,若要实现快锁功能,将锁定时间控制在10 μs以下甚至ns级,一般的方法是采用“乒乓”结构,这种结构需要两个环路来实现,一个环路捕获的同时,另一个环路输出,轮流工作实现快锁,然而这样的方案的成本较高,出于成本的考虑,提出如图1所示的方案,采用Peregrine公司的超低相位噪声的PLL芯片PE3336构成单环系统,在VCO的控制电压输入端使用加法器对VCO进行控制电压预置,预置电压由FPGA控制DA转换器产生,在每次跳频期间及时的送入VCO的压控端。VCO的输出信号为2~4 GHz,功分两路,一路经由2分频器后返回鉴相器与参考频率做比较,一路进入后续处理模块,后续模块通过一系列的开关、分频最终实现1~3 GHz的宽带扫频输出。所有的控制均由FPGA来完成,由外部提供启动或停止,扫频步进改变信号,FPGA控制频率合成器进行自动扫频。

注：本文中所涉及到的图表、注解、公式等内容请以PDF格式阅读原文

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