基于FPGA+DSP+ARM硬件平台下的雷达信号处理系统设计

【摘 要】在全世界范围内，尚有很多20世纪俄制雷达，服役于第三世界许多国家。主要介绍对这些俄制雷达数字端进行升级换代的方案：使用大规模FPGA器件、高速专用DSP芯片、以及ARM嵌入式计算机模块来实现信号处理系统。

【关键词】FPGA；DSP；ARM

The Radar Signal Processing System Design Based on FPGA DSP&ARM Hardware Platform

ZHANG Hong-feng

（The 38th Research Institute of CETC， Hefei Anhui 230031， China）

【Abstract】In the worldwide，there are still many radars which were made by Russia in last century。This paper introduces one new solution to take place of the old one。We accomplish this signal processing system design by using FPGA、DSP &ARM architecture.

【Key words】FPGA； DSP； ARM

0 引言

20世紀70年代前苏联研制的老式雷达，装备于乌克兰、伊朗、埃及、埃塞俄比亚、古巴、缅甸等许多第三世界国家。因年代久远，零部件老化，是修，许多雷达已经不能正常开机工作。本设计就在此背景下产生的，因为工艺水平的不断提升，器件的集成度也越来越高，板级的功能也越来越强大。因此利用单块高集成度的板卡完成信号处理系统设计变得可能，设备量的降低使得老式雷达改造的成本相对较低，同时也便于后期的维护。本文提出用超大规模集成电路FPGA、专用高速DSP、以及ARM核心模块为硬件平台，完成信号处理一体化设计。

1 系统功能

因整个雷达系统设计方案，对于舱内设备的数量、体积、总的造价有着严格的要求，同时在单板上实现多型雷达信号处理。为了兼顾各方面的要求，这就给信号处理系统的设计带来了一定的难度。本系统工程方案立足利用已取得的技术成果，在满足技术指标的前提下，合理分解系统功能，简化工程设计的复杂度，降低风险，同时方案上留有一定的设计与梁，以满足今后可能出现需求的改变或功能的丰富和完善；利用超高速、大容量的器件来降低大运算量系统设备的复杂性和设备量，提高该系统的可靠性和可维修性，同时保证该系统平台具有一定的先进性和升级扩展能力；采用超大规模的FPGA（ALTERA）、高速DSP、以及ARM核心模块相结合的方式构建系统硬件平台，使系统设计具有一定的灵活性和适应性。图1为本信号处理系统的功能框图。

图1信号处理系统的功能框图

1.1 数字脉冲压缩

本雷达采用固态发射机，峰值功率受限，只能通过增加发射机的平均功率来提高作用距离。提高发射机平均功率的办法就是要进一步加大发射脉冲的时宽。但是，脉冲宽度的增加带来了距离分辨率的降低，距离分辨率和作用距离之间试一对矛盾体，解决这一矛盾的方法就是脉冲压缩技术。本系统因为脉压点数较少，因此采用时域脉压的方法。这种方法电路简单，实现方便，电路复杂度只与压缩逼有关，与重复周期长度无关。具体公式如下：

y（n）=■x（i）·w（n-i）（1）

式中：x（n）为信号采样，w（n）为脉压匹配滤波器系数。针对STRTIX器件内部的乘法器工作频率可达百M以上的特点采用分时，分节拍运算以节省内部资源，即输入输出采用低数据率，内部运算采用高速并行流水分时复用的逻辑结构，通过数据分时复用方式解决低输入输出数据率和内部高速运算能力之间的平衡。为了在器件规模允许的条件下达到尽可能高的运算速度，我们采用了并行流水结构的复数乘法累加器。对于雷达信号而言，我们常用的是线性调频、非线性调频和编码信号这三种形式。线性调频和非线性调频信号，其匹配滤波器系数均可设置成对称形式。因此fpga内部设计脉压时，乘法器可以节省一半。本系统使用的是线性调频信号，500点采样率为2.5M的脉冲压缩，内部乘法器时钟采用40M，不难计算出只需要8个复数乘法器即可完成时域脉压运算。如若系统有多种发射脉宽，按照脉宽长度最大的来确定乘法器的个数。

1.2 FIR滤波器

由于受波束内脉冲数的限制及变频、变T等方面的要求，信号处理通常采用FIR滤波器兼顾杂波抑制及目标提取的要求，我们常用的MTI和MTD都是这种类型的滤波器。

MTD处理器的主要好处是信噪比改善大。MTD采用的窄带滤波器组，使得落入每个滤波器通带中的杂波能量和噪声能量尽可能小。当目标与杂波在滤波器不同频道时，采用分频道CFAR，每个滤波器的检测门限都是根据该滤波器内的噪声、杂波的强弱而定。但由于杂波不仅由各滤波器的主瓣进入，而且未加权的滤波器副瓣电平较高，当副瓣的频率处于强杂波处时副瓣进入的杂波将降低其改善因子。若要提高改善因子，可在MTD滤波器之前先进行杂波滤波，或采用加权来降低滤波器的副瓣，在此系统中采用加权的方法提高改善因子，但滤波器的主瓣加宽。

本系统采用的为MTD滤波器的设计方法。因为天线的多种转速，造成相同波束宽度内的回波数不一样，为了便于统型逻辑固件设计，滤波器统一设计为16点，在最后过门限滑窗检测中采用不同的检测准则即可。

1.3 快门限恒虚警

快门限恒虚警处理是为对付均匀杂波干扰而设置的，由于杂波信号强度在距离和方位上变化较大，因此应选取检测单元附近的若干个单元来完成均值估值，单元平均选大恒虚警GO-CFAR主要用于对杂波抑制滤波器输出的虚警进行控制，输入为滤波器输出的对数视频信号，在被测单元左、右两边各取8个单元数值求平均后，选用二者中较大的值作为估值电平运算按（2）式：

两侧的单元平均选大恒虚警电路可消除杂波边缘内侧虚警概率显著增加的现象。杂波边缘内侧虚警率增大是由于检测点位于强杂波中，但参考单元仍为弱杂波或无杂波而使杂波平均值偏小所致。单元有一个数据，其值明显超过均值时，就用平均值代替该数据值进入求估值电平电路。被测单元左、右各空一个单元，以免目标信号对估值电平影响。

1.4 虚控制图警

经过恒虚警处理后，对所有区域用固定门限检测，虚警率的控制仍不能达到满意的效果。为了进一步抑制杂波剩余，改善显示画面，采用了虚警控制图。基本原理是将雷达探测区域两维量化。方位量化单位为Δα，距离量化单位为ΔR，对每一量化单元内的虚警进行统计，得出该单元的虚警高、低门限判决，以此来修正该单元的检测门限，达到自动控制虚警的目的。

1.5 滑窗检测

滑窗检测器是目前常用的数字检测器，是根据滑窗内所积累的数字来判决是否存在目标。以l代表滑窗的宽度，m代表波束扫过目标期间所能收到的回波总数，k代表目标存在所需的最低第二门限，并选l=m。滑窗宽度内始终保留着同一个距离单元当前m个周期的信号。雷达每探测一次，检测距离单元的新信号（“1”或“0”）进入滑窗，而滑窗内最先的信号（“1”或“0”）则推出。若滑窗内“1”的数目等于或大于k，则作出目标存在的判决。目标发现后，若滑窗内“1”的数目低到另一门限k′时，则作出目标结束的判决。

整个信号处理检测结束后，会将过门限标志和原始的幅度AD值一路送往TS201做点迹凝聚、滑窗检测；一路送往FPGA的下一级进行滑窗检测处理。同样的检测准则下，滑窗检测后的综合视频（FPGA通道）和TS201通道输出的原始点迹应该出现同样的结果，这有助于逻辑固件、dsp软件的互相检查，确保一致性。

2 系统硬件结构和硬件任务分配

本系统采用单块高集成插件，采用超大规模集成电路FPGA（EP4SGX230）、高速dsp以及ARM核心模块。FPGA辅以大容量高速静态存储器（GSI8644系列），和外界有多种标准的接口，如以太网口、CRT显示接口、串口、模拟时钟输入SMA接口、J30J接口、调试用仿真器JTAG口、FPGA加载口等等。

在整个信号处理设计流程中，数据流的流向是这样的：FPGA接收前端送入的I/Q数据，进行时域脉压，滤波，检测直至过门限的输出，同时产生雷达整机的系统时序等等。

FPGA通过链路口向TS201传输信号处理零距离后的所有距离单元的原始AD值以及每个距离的过门限标志。TS201则对信号处理的数据进行距离凝聚、方位凝聚，形成点迹数据包。然后通过总线的方式写入FPGA中開辟的FIFO缓区。

ARM计算机通过异步的方式，不停的从FIFO中读出点迹包数据，通过网络协议传送至航迹处理计算机。此外，ARM担当和显控计算机通讯的角色，接收外部的通讯协议包，解析然后分发给本地的各地址端口。

3 结语

本文介绍一种基于FPGA、DSP、ARM硬件平台的信号处理系统工程实现办法，给出了各个模块的处理方法以及整个数据流的流向说明。对于通道少、体积小、成本控制有要求的小型便携式雷达，本设计平台有一定的参考价值。

【参考文献】

[1]马晓岩，向加彬，等.雷达信号处理[M].长沙：湖南科学技术出版社，1999.

[责任编辑：汤静]

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