微处理器效能至上

解决微处理器的节能降耗问题，既是节约社会能源和保护环境的问题，也是微处理器更新换代的主要动因。新型晶体管材料和处理器微架构的变化是处理器效能上升的关键因素。

微处理器功耗及其控制

根据国际固态集成电路会议（ISSCC）的有关数据，自20世纪80年代以来的25年内，芯片功耗在前10年（1980年～1990年）以每3年增加4倍的速度上升，在后10年（1995年～2005年）以每三年增加1.4倍的速度上升（图1）。在微处理器发展的初期（如前10年），尽管随着性能的增加，其功耗和热量的增量较大，但绝对值较小; 绝对值较小说明初期的微处理器功耗和散热较小，制造技术的冗余度较大，不影响微处理器按摩尔定律继续发展，增量较大表示当时的节能降耗技术作用有限，功耗和散热控制作用较弱。在第二个10年，虽然功耗和热量的增量较小，但其绝对值较大，在100瓦左右；绝对值较大说明常规工艺技术制造的微处理器功耗越来越大，增量较小说明尽管节能降耗技术对微处理器的功耗和散热控制作用比微处理器发展的前10年有所增加，但仍然无法遏制功耗的上升。

图1 过去20年 微处理器功耗变化

微处理器几十年来性能的不断提高，促使其节能降耗技术不断发展。由于功耗与供电电压的平方成正比，降低核心电压可以大大降低处理器功耗，因此，降低系统电压就成为有效降低功耗的最初措施。

此外，系统和电源管理机制的改进，如高级配置与电源接口规范ACPI (Advanced Configurationand Power Interface)，它将电源管理BIOS代码、APM应用编程接口、PNP BIOS应用编程接口、多处理器规范表格等软硬件资源有机地结合在一起，使得系统中的所有设备可以互相进行通信来了解彼此的使用情况。操作系统可监控系统的运行状态，根据用户所设

定的管理策略，调整硬件设备的工作状态，也可最大限度节约能源。

图2 漏电功率随处理器性能增长而增加

微处理器核心架构的持续进步，如加大缓存，超流水线，超标量、超线程、宽位动态执行、乱序执行、多分支预报机制、宏指令融合、微指令融合、超精细的逻辑控制机、设置硬件堆栈管理器、支持多媒体指令集、高级智能高速缓存、智能内存访问、智能功耗管理、分离式总线、动态电压识别技术、动态总线暂停、提高总线速度，多核处理器等技术不仅使性能不断提高，更能降低成本，减少能耗。

微处理器功耗分析

上述节能降耗技术推动了微处理器的发展。但在2000年，英特尔发布了奔腾4处理器以后，为提高其主频，采用长流水线设计（31级），使它每个时钟周期比其前一种型号多产生大约60%的热量，同时功率消耗也大约增加10%。在奔腾4长达五年的生命周期中，原有节能降耗技术的作用似乎越来越弱，对功耗超过百瓦的处理器，低电压反而使漏电流增大（图3）。如果照此状况发展，到2010年，新的处理器每片将耗电600瓦特。新处理器的“热密集度”，即热能，将比一座核反应堆产生的热能还高。处理器性能和频率的提升遭遇瓶颈。

图3 亚阀泄漏功率随线宽变小而增长

什么原因降低了上述节能降耗技术的作用？这需要对微处理器功耗进行具体分析。

微处理器的功耗主要来自两个部分：晶体管器件的静态和动态功耗；管间连线以及内外连线所造成的功耗。晶体管器件的静态功耗主要是泄漏功率损耗，这是130纳米节点之前半导体工艺尺寸总体功率无关紧要的一部分。然而，在90纳米及更小尺寸下，泄漏功率可能成为总体功率的重要来源。

泄漏电流主要包括：

栅极隧穿泄漏: 当栅氧化层很薄时，电子作为一种波是完全可以通过氧化层的，电子的这种隧穿效应造成栅极上出现电流，隧穿电流随氧化层厚度的减小而呈指数式增加，使晶体管变得不稳定。为抵消泄漏的电流，芯片要求更大的供电量，造成芯片功耗和发热量的增加。

亚阀泄漏: 当源极与漏极之间的硅层也越来越薄，栅极电压还没有达到沟道打开的阀值时源极和漏极之间的微弱电流。亚阀泄漏是一种主要成分，在90纳米及更小尺寸下，随着晶体管阀值电压的降低，亚阀泄漏会按指数上升。

栅感应的漏极泄漏: 是指在漏极与栅极具有电位差时，漏极深入栅极下方处会形成很强的电场，导致漏极有电流穿过衬底与漏极间的耗尽层。

源、漏穿通泄漏: 源极和漏极的耗尽层如果靠得太近直至互相接触，耗尽层隔离电流的能力就会大大下降，以至出现电流泄漏。

这些泄漏电流增加了晶体管的功耗。在65nm线宽以下，若没有重大革新，栅极泄漏和亚阀泄漏导致的功耗将超过工作时的动态功耗，65nm工艺漏电功率将达到100～150W，45nm工艺处理器仅仅阀阈下泄漏功率就将达到100W（见图3），这些热量若不及时排出，会使芯片不能正常工作，甚至造成芯片的损坏。

微处理器的新结构

晶体管栅漏电和功耗剧增与不断变薄的氧化硅栅介质有关。使用传统的材料和技术已无法适应继续提高微处理器性能的要求。必须从改革产生晶体管泄漏电流的材料入手，使用新型材料制作晶体管。

采用新型材料制作栅极

栅氧化层是晶体管的基本结构，栅氧化层的质量直接关系到晶体管的特性和可靠性，被称为晶体管的心脏。

减小漏电流和降低杂质扩散，最直观的方法就是增加栅介质层的厚度，但是为了保持介质层的电容不变，新的栅介质层的介电常数必须比二氧化硅要大，介质层的介电常数越大，膜的厚度就可以越大，就可以更好地减小漏电流和杂质扩散。“高k介电质”材料对电子泄漏的阻隔效果可以达到传统二氧化硅的1万倍，电子泄漏基本被阻断。

可以采用高k值的氧化物材料来制造晶体管的栅极。所谓介电常数(k)就是衡量材料储存电荷的能力，不同材料有不同的k质，如原用来作为栅氧化层的二氧化硅，其k值为3.9，以此为标准，超过这个数值的材料，就称为高k材料。

高k材料电介质层的厚度为3nm。英特尔采用原子层沉积法，将高k材料逐层沉积在硅基板表面并且自组装成规整的结构。在栅介质中采用厚度二氧化铪(HfO2)高k材料取代氧化硅，漏电量减少了10多倍，栅泄漏电流密度至少可减少4个数量级。

由于多晶硅与HfO2等高K栅介质材料的不兼容性以及多晶硅耗尽效应的影响，基于多晶硅栅电极的高K栅介质的工作电压难以进一步降低，不能满足高速低功耗器件发展的需要，因此，采用金属栅替代多晶硅栅电极也成为发展的必然趋势。

45纳米晶体管材料的另一方面是开发新的金属栅极材料。英特尔克服金属栅电极材料选择的几大难题，在晶体管栅电极中采用不同金属材料的组合。例如，高k电介质为硅酸铪（HfSiO），金属栅极为氮化钛（TiN）的等效氧化物厚度（EOT）约为1nm，还有一种硅化镍栅极，与单轴应变硅相结合，硅化镍栅极提高了45nm器件电荷密度，应变硅增强了45nm器件载流子迁移率，从而使其性能比氮氧化硅——多晶硅栅极提高20%。

随着工艺的改进，栅极长度也有了明显的下降。130纳米/90纳米/65纳米/45纳米工艺的栅极长度分别减少为70纳米/50纳米/35纳米/25纳米，缩短栅极长度，则栅极的驱动电流可以增加，其结果是延迟时间缩短，提高了晶体管的切换频率。

采用应变硅技术

如果减小源极-漏极间电子通行所受到的阻力，就相当于减小了电阻，使发热量和能耗降低，可以采用应变硅技术。在实验室环境下，测试结果显示电子在应变硅材料中的流动速度要比其在非应变硅中快70％。而制成芯片后其运行速度也要较非应变硅制成的芯片快35％。45纳米工艺使用了新应变硅技术。

采用低介电常数的材料

为了降低芯片的功耗，还必须减少芯片内电路互连损耗。晶体管间的互连用电阻率更小的金属如铜来代替铝。随着互联中导线的电阻（R）和电容（C）所产生的寄生效应和功耗越来越明显，所以互连材料对功耗/性能的影响也越来越被人们所重视。

寄生电容C正比于电路层隔绝介质的介电常数K，若使用低k值材料（k<3）作为不同电路层的隔绝介质，在芯片的层间及线间用低k介质进行填充，既可减小漏电流，降低芯片功耗，还能降低线路间的寄生电容，有效抑制线路间的串扰，提高微处理器的工作稳定性。英特尔的65nm工艺准备了一种k值很低的含碳氧化物（Carbon Doped Oxide，CDO）和8层电路。CDO绝缘体材料减少了线间的电容，45纳米工艺也使用此类材料。

微处理器衡量的新标准

新型微处理器的出现初步解决了性能和功耗的矛盾，同时引发了人们对微处理器评价的新思考。

微处理器性能＝频率×每个时钟周期的指令数，即Performance = F×IPC（F为频率，I为高级语言程序编译后在机器上运行的机器指令数目，C为执行每条机器指令所需的平均机器周期）。要提高微处理器的性能，可以通过提高其运行频率和提高每个时钟周期处理的指令数目。

微处理器功率=频率×寄生电容×工作电压的平方，即Power = f× C×V2（f是开关频率，C是电容负载，V是电源电压）。要减少微处理器的功耗，可以通过减少其运行频率、减少工作电压和寄生电容。

对于相同制造工艺的处理器来说，提高运行频率可以提高其性能，但频率越高所消耗的功率也越高。显然，不断提高主频的做法会遇到瓶颈。处理器的主频越来越高，其带来的功耗和散热问题，让芯片设计师很难比较圆满地解决。为减少功耗，就要降低运行频率、工作电压和寄生电容。

如果把微处理器看做一个能量转换器，那么就会很自然地提出衡量它的一个主要指标—转换效率问题，导致出现了业界对微处理器评价的新标准：微处理器效能=每指令耗能(Energy per Instruction，EPI)和每瓦效能P/W的概念。EPI值越大，处理器的能源效率就越差，后者则刚好相反。一颗微处理器的EPI决定因素有三个方面：设计(包括微架构、逻辑、电路、布线等等)、加工工艺和供电电压。

从附表中可以看出，奔腾4处理器的等效EPI值最大，也就是能源效率最差，而i486则具有最好的等效能源效率(假设i486也是以65纳米工艺生产并且工作于1.33伏电压下)。这是因为前者具有深的流水线、大的乱序执行结构和误推测，这些都导致动态电容值更高，处理每个指令的耗能值也更大。而移动架构的产品更加出色，Yonah以相当于i486的EPI值，达到了i486 7.7倍的性能。酷睿微架构的设计就延续了这样的理念—用尽可能少的能量，获得尽可能高的性能。

新评价标准，使人们对微处理器的认识更加全面。

链接:微处理器节能新技术

由于微处理器的功耗主要来自晶体管器件的静态和动态功耗，尽管泄漏电流增加的晶体管的静态漏电功耗可达总功耗的25％或更多，但其余动态功耗的降低，提高每瓦效能，还要依靠其他的软件和硬件技术：

深度节电技术DPDT（Deep Power Down Technology）。这是一种更低的能耗状态，等级为C6。

处于C6状态的处理器将处于深度节能状态，可以将处理器的核心电压降至其所采用制程技术的极限，同时缓存彻底转移其中的数据并完全关闭，比C1、C2、C3节省更多功耗。该技术的重点面向移动版的Peyn处理器。

增强型动态加速技术EDAT(Enhanced Dynamic Acceleration Technology)将根据应用程序的负载动态调整多核处理器的工作状态，安排单核心以及多核心处理器的核心频率。当所有核心都处于运行状态时，多核心系统的频率将降低，而当一些核心处于待机状态时处理器的核心频率将会达到与单核心处理器相同的频率。如果用户在做单线程的应用，闲置核心可以自动进入休眠状态，全部动力都集中供应给那个使用中的核心。这将会使这个核心产生一个强大的推动力，结果就是能够让这个核心比原来运行得更快。

应用目标加速技术（Application Targeted Accelerators）。该技术是用于优化英特尔处理器性能、降低延迟、降低功耗的整合于处理器核心内的固定功能组件。其首要功能是在数据完整性应用中加速冗余校验（CRC）的计算过程。这种新的CRC指令将能促使基于处理器的CRC操作更快，可以用更低的成本实现高效的数据完整性校验。

芯片与计算机新的热管理技术。原ATX架构系统的周围前有内存、硬盘、光驱，上方有电源供应器，后有背板输出输入接口，被这些组件所散发的热量包围，CPU的热气很难顺利被排出。因此英特尔开始主推新的BTX（Balanced Technology Extended）架构。BTX对主机板的架构做了全面性的调整与规范。处理器散热模块被规划在外头冷空气进入的机壳前方，吹入的冷空气在冷却处理器散热模块的温度后，再往后一并冷却南北桥芯片与旁边的显卡温度，再从后方的散热孔排出。BTX还对处理器散热器、电源供应器、硬盘、光驱等组件的规划位置与规格做了相关的规范，能产生极佳的内部空气对流，提供更佳的散热效益。

英特尔还配套推出了多项新的散热管理相关技术与标准。这些作法包括简单序列传输（SST）总线、数字温度传感器（DTS），以及平台环境式控制接口（PECI）等。处理器核心上都安置了两种传感器，一是传统的温度二极管，另一种是新的数字温度传感器（DTS）。DTS具有模拟转数字转换器，当DTS感测到温度值后会将结果储存在处理器缓存器中，再透过PECI接口将数据传送出去。

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